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2005.1.5 |
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Mooreの法則は続く…年末恒例の、Red Herring 誌が選ぶトップ10トレンドに、「From speed races to duels “Moore’s Law is challenged as the chip industry changes tactics to avoid a meltdown.”」が登場してきた。(1)言うまでもないが、Moore の法則とはIC チップ上のトランジスタの数が24ヶ月で倍増するという、集積度向上速度予測のことである。 今までは、だいたいその通り高集積化が進み、性能も確実に上がってきた。 そして、これからも、この流れが続くというのが、Moore 自身の見方だった。(2) これに対して、Moore の法則は終わるかもしれないというのが、Red Herring 誌の意見である。(うろ覚えだが、以前にも同誌は特集を組んだことがあるのでは。) 確かに、シリコンチップは物理学的限界に近づいてきている。(3) 今のまま高集積化がどこまでも進むとは、誰も思っていない。 さらに、ここのところ、CPU の性能向上が鈍化してきた。しかも、消費電力が大きくなりすぎ、集積しても熱の対処ができない、と見る人が増えている。 この辺りは、極く自然な見方と言えよう。 線幅微細化には膨大な投資が必要であり、Moore の法則に対応するのは大変なことである。従って、ダイの面積を少しづつ大きくしたりして、なんとかしのいできたのだ。 つまり、集積度は上がってはいるものの、個々のトランジスタを十分小さくするまでの成功は収めていないのである。小さくさえできれば、消費電力も小さくて済むのだが、残念ながら技術はそこまで進歩していない。 本来なら、ここで低電圧化を図るべきだったが、ハイスピード化を優先したため、発熱問題がボトルネックになってしまった。 従って、こうした状況を見て、そろそろ集積度向上の限界が近づいているのではないか、と感じるのは無理からぬことだ。 しかし、半導体エンジニア達も、クロック競争による高速化は、早晩終わると考えていたと思う。 トランジスタの数が倍になっても、全体の性能が倍になるとは限らないのは当然のことだし、トランジスタ個々の処理能力が上がっても、同じことだ。 どのボトルネックを解決すると一番効率よく性能が上がるかが、問題なのである。やり方を決めれば、後は一気に進めるだけの話だ。 最近まで、クロック上昇に賭けていたというに過ぎない。 その結果、最初は成果が次々と上がったのである。とはいえ、配線自体の伝送速度や、メモリアクセス速度を上げないのだから、性能が頭打ちになるのは当たり前である。 これが、現時点の状況というに過ぎない。 そうした状況で、すでに見えている解決方法は処理のマルチ化である。伝送速度が遅いから、並列処理にすることで、実質伝送量を増やす作戦である。 プロセッサ・コアを複数にしたり、1つのコアで空き時間を活用した複数情報処理が図られることになる。 トランジスタの数を増やすのではなく、処理方法とアーキテクチャーによる性能向上路線は続くのである。 こうした動きを眺めて、Moore の法則終焉近しと見なすのはどうかと思う。 できる限り同じような大きさ、同じような価格を保ちながら、1チップの性能を急向上させる考えは全く変わっていないからだ。 もともと、「法則」といっても、これは業界の将来見通しや取り決めとは異なる。 その役割から言えば、どう考えても戦いの狼煙に近い。 軍拡路線を宣言しているようなものだ。戦いに参加するつもりなら、同じような軍拡路線を採用するしかない。軍拡を避ければ、負けて退出を迫られるからだ。 もちろん、当のIntel も技術革新に失敗すれば、退出を迫られる。厳しい競争である。 すでに熾烈な次世代競争に突入したようだ。 Applied Materials が2004年11月30日のIR Meeting で発表した内容を見ると、2005年から線幅45nm製造装置の販売に注力する予定だ。 同社CEO は、今後もMoore の法則通り進むつもりだと語っている。(4) そのため、製造方法として、対角線配線(Xアーキテクチャ)が加わってくるそうだ。 格子状の縦横配線だけでは、さらなる高密度化に対応しきれないからだ。 Xアーキテクチャについては、すでにコンソーシアム(5)が組まれており、システムLSI(適応製品:C90400XBG(6))への応用も始まっている。装置メーカーが本格的に動けば、この流れが急速に進むと考えられる。 Moore の法則終焉論は信じない方がよいと思う。 --- 参照 --- (1) http://www.redherring.com/Article.aspx?a=11036&hed=Top+10+Trends:+From+speed+races+to+duels (2) http://www.intel.com/technology/silicon/mooreslaw/eml02031.htm (3) http://www.intel.com/research/documents/Bourianoff-Proc-IEEE-Limits.pdf (4) http://www.appliedmaterials.com/investors/assets/113004_MPinto_AMJ.pdf http://www.appliedmaterials.com/investors/assets/113004_MSplinter_AMJ.pdf (5) http://www.xinitiative.org/ (6) http://www.toshiba.co.jp/about/press/2004_06/pr_j0801.htm 技術力検証の目次へ>>> トップ頁へ>>> |
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